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在微機系統中，存儲器系統是必不可少的，下面以一個8位微機系統中的存儲器子系統為例，說明半導體存儲器芯片與CPU的連接方法，以及在連接時必須注意的問題。

圖3-15是一個8位微機系統中的存儲器子系統。該子系統中有4片2732 EPROM組成16KB的 ROM區，4片6116 SRAM組成8KB的RAM區。該存儲器子系統共占有24KB的內存空間（圖中CPU為8088，8088的存儲器/IO控制信號為IO/M）。

從圖3-15可見，在內存芯片選定后，內存芯片同CPU的連接是構筑存儲器子系統的主要工作，有三部分內容：

（1）地址線的連接——可以根據所選用的半導體存儲器芯片地址線的多少，把CPU的地址線分為芯片外（指存儲器芯片）地址和芯片內的地址，片外地址經地址譯碼器譯碼后輸出，作為存儲器芯片的片選信號，用來選中CPU所要訪問的存儲器芯片。片內地址線直接接到所要訪問的存儲器芯片的地址引腳，用來直接選中該芯片中的一個存儲單元。圖3-15中，對2732而言，片外地址線為A19～A12。片內地址線為All～AO；對6116而言，片外地址線為A19～A11，片內地址線為A1O～AO。

（2）數據線的連接——圖3-15中，2732為4K*8位芯片，6116為2K*8位芯片，兩者都有8條數據線，可直接同8088 CPCPU的8位數據線相連。如果采用Intel2164芯片，因該

芯片為64K*1位芯片，內部只有一位數據線，必須由8片2164芯片才能構成64K字節的內存，因此8片2164的數據線必須分別同8088CPU的8條數據線相連。

（3）控制線的連接——即如何用CPU的存儲器讀寫信號同存儲器芯片的控制信號線連接，以實現對存儲器的讀寫操作。

3.3.1 集成譯碼器及其應用

CPU要對存儲單元進行讀寫，首先要選擇存儲器芯片，即進行“片選”，然后在被選中的芯片中選擇所要讀寫的存儲單元，即進行“字選”——選擇存儲字。片選是通過地址譯碼方法來實現的。

1.74LS138譯碼器

在微機系統中，常采用中規模集成電路芯片74LS138作為地址譯碼器，其引腳及邏輯電路如圖3-16所示。

74LS138是3-8線譯碼器/分配器，有三個“選擇輸入端” C、B、A，三個“使能輸入端”（又稱為“允許端”或“控制端”）G1、G2a、G2b，以及8個輸出端Y0～Y7。其功能表見表3-3。

2．74LS138的應用

以圖3-15的存儲器子系統為例，地址譯碼器74LS138的“使能輸入端”G2a經與非門同系統的地址總線A15、A16、A17和A18相連，G2b同IO/M相連，G1與 A19相連，而三個選擇輸入端C、B、A分別與A14、A13、A12相連。這樣，74LS138譯碼器能工作的必要條件是：（1）存儲器操作——包括存儲器讀或寫；（2）A19A18A17A16A15為‘11111’。而A14A13A12的8種不同的地址組合（從‘000’到’ill’），分別對應于與Y0～Y7 8個輸出端相連的8個半導體存儲器芯片的地址范圍。

據此分析，4片2732芯片的編號為EPROM1、EPROM2、EPROM3和EPROM4，4片6116芯片的編號為SRAM1、SRAM2、SRAM3和SRAM4，其地址范圍的計算如下：

可得8片存儲器芯片的地址范圍為：

EPROM1：F8000H～F8FFFH

EPROM2：F9000H～F9FFFH

EPROM3：FA000H～FAFFFH

EPROM4：FB000H～FBFFFH

SRAM1：FC000H～FC7FFH

SRAM2：FC800H～FCFFFH

SRAM3：FD000H～FD7FFH

SRAM4：FD800H～FDFFFH

在上述計算中，注意片內地址與片外地址的劃分。對2732EPROM而言，其存儲容量為4K*8位，有12條地址線，因此CPU的20條地址線中低12位All～AO作為存儲器芯片的片內地址，直接與2732芯片的12條地址線相連，而高8位A19～A12為片外地址，同譯碼器的選擇輸入端C、B、A以及使能輸入端相連。對6116SRAM而言，其存儲容量為2K*8位，有11條地址線，則片內地址為11位，同CPU的A10～AO相連，而A19～A11為片內地址，參與譯碼器譯碼。在圖3-15中，Y4和Y5兩個譯碼輸出端同地址線A11或A11（A11取反）經或門后作為6116的片選信號。

3.3.2 采用基本門電路實現內存儲器的片選

在一些內存芯片較少的存儲系統中，內存芯片的片選可以采用一些基本的邏輯門電路——邏輯與門、邏輯或門和邏輯非門來實現。

仍以圖3-15所示的存儲系統為例，如果該系統是采用基本邏輯門電路作為各內存芯片的片選電路，則EPROM1和EPROM2的片選電路可如圖3-17或圖3-18所示。

從圖3-17和3-18可見，當高位地址A19～A12為11111000，且IO/M=“L”時，門電路1，輸出“L”，選中EPROM1（即CE=L，有效），而當A19～A12=11111001；且IO/M=“L”時，門電路2輸出“L”，選中EPROM2（即CE=L，有效）。由此實現了內存芯片的片選。
若在圖3-15所示的存儲系統中，全部采用基本的邏輯門電路作為各內存芯片的片選電路，則需要6個這樣的門電路組合。

3．3．3 實現片選控制的三種方法

在存儲器系統中，實現片選控制的方法有三種，即全譯碼、部分譯碼和線選。

1．全譯碼法

圖3-15所示的存儲器譯碼電路中，CPU的全部地址總線A19～AO都參與地址譯碼，因此對應于存儲器芯片中的任意單元都有惟一的確定的地址，這種片選控制方法稱為“全譯碼”。

2．部分譯碼法

如果在圖3-15的存儲器譯碼電路中，A19不參加譯碼，即74LS138的G1端接+5V，則A19不論是“0”還是“1”。只要A18～A12滿足1111000都能選中FPROM1，則EPROM1的地址范圍為78000H～78FFFH和F8000H～F8FFFH，那么一個存儲單元可以由兩個地址碼來選中，這種片選控制方式稱為“部分譯碼”。

3．線選法

如果在一個微機應用系統中，所要求的存儲器容量較小，而且以后也不要求擴充系統的存儲容量，例如，只要求4KB的EPROM區和4KB的SRAM區，則可不采用譯碼器芯片74LS138，而采用如圖3-19所示的片選控制電路。

該電路中采用1片2732EPROM、2片6116SRAM構成總計8KB的存儲器系統。圖中A11～AO直接同2732的地址線相連，A1O～AO直接同6116的地址線相連、片選控制電路由幾片小規模集成控制電路芯片組成，系統的地址總線中的A11用來區分兩片6116芯片的地址范圍，地址總線的最高位A19用來劃分4KB EPROM區和4KB SRAM區的地址范圍，這樣，凡是A19為“0”的地址信號都選中SRAM區，A19為“1”的地址信號都選中EPROM。4KB的EPROM區和4KB的SRAM區分別對應于512K個地址，這樣一個存儲單元可以有128個地址來選中，凡是A19，A11～A0這13位地址固定，A18～A12這7位地址為任意值的128種地址碼都能選中同一存儲單元，稱為“地址重疊”。

顯然，部分譯碼也存在地址重疊的問題。

3.3.4 控制信號的連接

在存儲器系統中，SRAM通常有三條控制信號線——片選信號CE、寫允許信號WE和輸出允許信號OE，這些控制信號的連接如圖3-15所示，CE接地址譯碼器輸出，OE接讀信號線RD，WE接寫信號線WR。EPROM芯片常采用雙線控制，片選信號CE用來選擇芯片、輸出允許信號OE用來允許數據輸出。只有這兩條控制線同時有效時，才能從輸出端得到要讀出的數據。當CE為高電平時，EPROM處于待用狀態（靜止等待狀態），輸出呈現高阻抗，芯片處于低功耗狀態且不受OE的影響。建議在同地址譯碼器輸出相連，以控制對各器件的選擇，而OE同系統控制總線中的讀信號RD相連，這樣可以保證所有未被選中的器件處于低功耗狀態。

最后還要特別指出的是，在存儲器芯片同CPU連接時要注意：（1）CPU總線的負載能力問題。通常CPU的總線負載能力為一個TTL器件或20個MOS器件，當總線上掛接的器件超過上述負載時，應考慮總線的驅動問題。在總線上加接緩沖器和驅動器，以增加CPU的負載能力。常用的驅動器和緩沖器有單向的74LS244、74LS367以及Intel的8282等，用于單向傳輸的地址總線和控制總線的驅動；對雙向傳輸的數據總線通常采用數據收發器74LS245或Intel的8286、8287等。（2）CPU的時序同存儲器芯片的存取速度的配合問題。存儲器芯片同CPU連接時，要保證CPU對存儲器的正確、可靠的存取，必須考慮存儲器的工作速度是否能同CPU速度的匹配問題。如果存儲器的速度跟不上CPU的速度，就必須在正常的CPU總線周期中插入等待周期Tw。

3.3.5 動態存儲器的連接

根據DRAM芯片的特點，在DRAM芯片與CPU的連接中著重注意下由幾個問題。

1.行地址和列地址的形成

以IBM——PC/XT機的RAM子系統為例，其RAM芯片的行地址和列地址形成電路如圖3-20所示。

PC/XT機中RAM子系統采用4164DRAM芯片，有4組芯片，每組9片，其中8片構成64KB容量的存儲器，1片用于奇偶校驗位，4組DRAM芯片構成XT機系統板上256KB容量的內存。送到每個組中的行、列地址由兩片74LS158（二選一選擇器）組成的地址多路器提供。74LS158的真值表如表3-4所示。

表3-4 74LS158真值表

控制	輸入	輸出
S	1A—4A，1B—4B	1Y—4Y
L	X	Y=A
H	X	Y=B

在PC/XT機中控制端S接信號ADDRSEL，當XMEMR或XMEMW有效時（存儲器讀或寫），ADDRSEL信號先為低電平，過60ns為高電平；則74LS158先輸出A路信號——XA0～XA7，即行地址；后輸出B路信號——XA8—XA15，即列地址，先后在RAS（行地址選通）和CAS（列地址選通）的有效信號作用下，送到DRAM芯片組的8條地址線。

2．RAS和CAS的產生

PC/XT機的RAS和CAS信號產生電路如圖3-21所示。

該電路產生4組DRAM存儲器的RAS0～RAS3和CAS0～CAS3，由兩級地址譯碼器組成。第二級譯碼器有兩片74LS138組成，U56產生行地址選通信號RAS0～RAS3；U42產生列地址選通信號CAS0～CAS3。第二級譯碼器工作的條件有三：（1）第一級譯碼器的輸出QO=“H”；（2）非刷新操作，DACK0BRD=“H”（無效電平）；（3）有存儲器讀或寫信號XMEMR、XMEMW。CAS譯碼器工作條件還需加上滿足下面三個條件中的一個：（1）AEN=“L”（有效），即DMA操作；（2）MEMR=“L”（有效）即存儲器讀；（3）MWTC=“L”（有效），即存儲器寫。圖中延遲線TD1使U42滯后U56工作，以滿足CAS比RAS滯后有效。

第一級譯碼器由24S10（U44）組成，這是一個256*4位的ROM，在256個4位存儲單元中，預先寫入適當數值，地址線A7～A0用來選中其中一個存儲字（4位數據

Q3Q2Q1Q0），S2，S1為輸出控制端，當S2S1=“LL”時，24S10的端Q3～Q0有輸出。Q3～Q0的輸出值隨A7～AO的地址信號而異。AO～A3接系統地址線高4位A16～A19；A4、A5接系統板上配置開關位3和位4--SW3、SW4（SW3和SW4的狀態，反映系統板上RAM的配置情況，見注①）；A6、A7恒為“H”，根據第二級譯碼要求，24S10芯片中有關單元應寫入數據如表3-5所示。

從表3-5可見，在系統板上RAM容量固定的情況下（即SW4、SW3固定），A19～A16為0000、0001、0010、0011時，Q2Q1分別對應為00、01、10、11，同時加到第二級譯碼器的選擇輸入端B和A，經譯碼后，分別輸出RAS0/CAS0、RAS1/CAS1、RAS2/CAS2和RAS3/CAS3，用以選中4組RAM中的一組。在分析第一級譯碼時還需注意的是，第二級譯碼要求 24S10的Q0必須輸出“H”才能正常工作，在表3-5中也應滿足這一要求。例如，當系統板上只配置有128KB RAM，則SW4、SW3=01。當A19～16=0000時，Q2Q1Q0=001，Q0=1滿足第二級譯碼要求，Q2Q1=00，使第二級譯碼輸出RAS0=L，CAS0=L，選中第1組RAM；當A19～A16=0001時，Q2Q1Q0＝011，Q0=1，Q2Q1=01輸出RAS1=L，CAS1=L，選中第2組RAM；而當A19～A16=0010和0011時，Q2Q1Q0=000、000，Q0=0，第二級譯碼不工作，無RAS，CAS的有效信號輸出，第3、4組RAM不被選中，這是符合實際情況的，因為此時系統板上根本未裝上這二組RAM。

當DRAM芯片組進行動態刷新時，圖3-21中DACK0BRD=“L”，經U24與非門后輸出“H”使U42的G2a無效，同時又使U56的G2b亦無效，則第二級譯碼器不工作，無RAS、CAS有效信號輸出。而DACK0BRD又經與非門U71反向為“H”，送到與非門U69，U69的另一輸入端來自延遲線TD1的輸入端，當XMEMW或XMEMR有效時，TD1輸入為“H”，經U69與非后輸出低電平信號加到U55的4個負或門，同時輸出4組RAM芯片的RAS0～RAS3，這正是DRAM芯片刷新所要求的。

3．刷新電路

PC/XT機中刷新邏輯的原理圖如圖3-22所示。

這是一個以DMA（直接存儲器存取）控制方式進行DRAM刷新的例子。
4164DRAM容量為64K*1位，有64K個存儲單元，分成4個128*128的存儲矩陣，每當RAS=“L”（有效）時，將根據地址線A6～AO的值對每個矩陣中相應的行進行一次刷

新，共刷新4*128個存儲單元。要求2ms內對全部存儲單元刷新一遍，則每一行刷新的時間間隔為2ms/128＝15625us。在PC/XT機中采用15us。

在圖3-22中，15us的時間間隔由定時器（采用8253可編程間隔定時器芯片）發出，作為DMA（DMA控制器采用8237芯片）的請求信號DREQO，DMAC向CPU發出HOLD（總線請求信號），經CPU允許（發出總線響應信號HLDA）開始一次刷新操作，送出DACK0（即圖3-21中的DACK0BRD）經非門1、與非門2、與門3后產生4組DRAM芯片所需的RAS0～RAS3有效信號，同時；DMAC發出刷新地址A6～AO送到DRAM各組芯片。在RAS有效信號作用下，對指定行（4*128個存儲單元）進行刷新。完成一次刷新后，DMA內部將地址自動加1，等待下一次刷新請求。DMA完成一行刷新的時間為4T=840ns。占整個刷新周期15us的1/18。